Mới Ban Đầu XQR17V16CC44V Điểm Cổ FPGA Trường Có Thể Lập Trình Cổng Mảng Logic Ic Chip Mạch Tích Hợp

Xilinx giới thiệu PROM cấu hình QML được làm cứng bằng bức xạ dòng QPro™ XQR17V16 mật độ cao, cung cấp phương pháp dễ sử dụng, tiết kiệm chi phí để lưu trữ dòng bit cấu hình Xilinx FPGA lớn.XQR17V16CC44V là thiết bị 3,3V có dung lượng lưu trữ 16 Mb và có thể hoạt động ở chế độ nối tiếp hoặc chế độ rộng byte.để biết sơ đồ khối đơn giản hóa của kiến ​​trúc thiết bị XQR17V16.

Khi FPGA ở chế độ Master Serial, nó sẽ tạo ra đồng hồ cấu hình điều khiển PROM.Một thời gian truy cập ngắn sau khi cạnh xung nhịp tăng lên, dữ liệu xuất hiện trên chân đầu ra PROM DATA được kết nối với chân FPGA DIN.FPGA tạo ra số xung đồng hồ thích hợp để hoàn thành cấu hình.Sau khi được cấu hình, nó sẽ vô hiệu hóa PROM.Khi FPGA ở chế độ Slave Serial, cả PROM và FPGA đều phải được xung nhịp bởi tín hiệu đến.

Khi FPGA ở chế độ Master SelectMAP, nó sẽ tạo ra xung nhịp cấu hình điều khiển PROM và FPGA.Sau khi cạnh CCLK tăng lên, dữ liệu sẽ có sẵn trên các chân PROM DATA (D0-D7).Dữ liệu sẽ được đưa vào FPGA ở cạnh tăng tiếp theo của CCLK.Khi FPGA ở chế độ Slave SelectMAP, cả PROM và FPGA đều phải được xung nhịp bởi tín hiệu đến.Một bộ dao động chạy tự do có thể được sử dụng để điều khiển CCLK.Nhiều thiết bị có thể được ghép nối bằng cách sử dụng đầu ra CEO để điều khiển đầu vào CE của thiết bị sau.Đầu vào đồng hồ và đầu ra DATA của tất cả các PROM trong chuỗi này được kết nối với nhau.Tất cả các thiết bị đều tương thích và có thể kết nối với các thành viên khác trong gia đình.Để lập trình thiết bị, phần mềm Xilinx ISE Foundation hoặc ISE WebPACK sẽ biên dịch tệp thiết kế FPGA thành định dạng Hex tiêu chuẩn, sau đó được chuyển sang hầu hết các lập trình viên PROM thương mại.

Đặc trưng
• Chốt miễn dịch với LET >120 MeV/cm2/mg
• TID được đảm bảo là 50 kRad(Si) cho mỗi thông số kỹ thuật 1019.5
• Chế tạo trên nền Epitaxy
• Dung lượng lưu trữ 16Mbit
• Đảm bảo hoạt động trong phạm vi nhiệt độ quân sự đầy đủ: –55°C đến +125°C
• Bộ nhớ chỉ đọc có thể lập trình một lần (OTP) được thiết kế để lưu trữ dòng bit cấu hình của thiết bị Xilinx FPGA
• Chế độ cấu hình kép
♦ Cấu hình nối tiếp (lên tới 33 Mb/s)
♦ Song song (lên tới 264 Mb/giây ở 33 MHz)
• Giao diện đơn giản với Xilinx QPro FPGA
• Có thể xếp tầng để lưu trữ nhiều dòng bit dài hơn hoặc nhiều hơn
• Phân cực đặt lại có thể lập trình (hoạt động Cao hoặc hoạt động Thấp) để tương thích với các giải pháp FPGA khác nhau
• Quá trình cổng nổi CMOS công suất thấp
• Điện áp nguồn 3,3V
• Có sẵn trong các gói gốm CK44(1)
• Hỗ trợ lập trình bởi các nhà sản xuất lập trình viên hàng đầu
• Hỗ trợ thiết kế bằng gói phần mềm ISE Foundation hoặc ISE WebPACK
• Đảm bảo lưu giữ dữ liệu suốt 20 năm
Lập trình
Các thiết bị có thể được lập trình trên các chương trình lập trình được cung cấp bởi Xilinx hoặc các nhà cung cấp bên thứ ba đủ tiêu chuẩn.Người dùng phải đảm bảo rằng thuật toán lập trình phù hợp và phiên bản mới nhất của phần mềm lập trình được sử dụng.Lựa chọn sai có thể làm hỏng thiết bị vĩnh viễn.
Sự miêu tả
• Chốt miễn dịch với LET >120 MeV/cm2/mg
• TID được đảm bảo là 50 kRad(Si) cho mỗi thông số kỹ thuật 1019.5
• Chế tạo trên nền Epitaxy
• Dung lượng lưu trữ 16Mbit
• Đảm bảo hoạt động trong phạm vi nhiệt độ quân sự đầy đủ: –55°C đến +125°C
• Bộ nhớ chỉ đọc có thể lập trình một lần (OTP) được thiết kế để lưu trữ dòng bit cấu hình của thiết bị Xilinx FPGA
• Chế độ cấu hình kép
♦ Cấu hình nối tiếp (lên tới 33 Mb/s)
♦ Song song (lên tới 264 Mb/giây ở 33 MHz)
• Giao diện đơn giản với Xilinx QPro FPGA
• Có thể xếp tầng để lưu trữ nhiều dòng bit dài hơn hoặc nhiều hơn
• Cực đặt lại có thể lập trình (hoạt động Cao hoặc hoạt động
Thấp) để tương thích với các giải pháp FPGA khác nhau
• Quá trình cổng nổi CMOS công suất thấp
• Điện áp nguồn 3,3V
• Có sẵn trong các gói gốm CK44(1)
• Hỗ trợ lập trình bởi lập trình viên hàng đầu
Nhà sản xuất của
• Hỗ trợ thiết kế sử dụng ISE Foundation hoặc ISE
Gói phần mềm WebPACK
• Đảm bảo lưu giữ dữ liệu suốt 20 năm