Mới Ban Đầu XC18V04VQG44C Điểm Cổ FPGA Lĩnh Vực Có Thể Lập Trình Cổng Mảng Logic IC Mạch Tích Hợp
Thuộc tính sản phẩm
| KIỂU | SỰ MIÊU TẢ |
| Loại | Mạch tích hợp (IC) |
| người bán | AMD Xilinx |
| Loạt | - |
| Bưu kiện | Cái mâm |
| trạng thái sản phẩm | lỗi thời |
| Loại lập trình được | Trong hệ thống có thể lập trình |
| Kích thước bộ nhớ | 4Mb |
| Cung cấp điện áp | 3V ~ 3.6V |
| Nhiệt độ hoạt động | 0°C ~ 70°C |
| Kiểu lắp | Gắn bề mặt |
| Gói / Thùng | 44-TQFP |
| Gói thiết bị của nhà cung cấp | 44-VQFP (10×10) |
| Số sản phẩm cơ sở | XC18V04 |
Tài liệu & Phương tiện
| LOẠI TÀI NGUYÊN | LIÊN KẾT |
| Bảng dữ liệu | Dòng XC18V00 |
| Thông tin môi trường | Chứng nhận RoHS Xiliinx |
| PCN Lỗi Thời/EOL | Nhiều thiết bị 01/06/2015 |
| Thay đổi trạng thái bộ phận PCN | Các bộ phận được kích hoạt lại 25/04/2016 |
| Bảng dữ liệu HTML | Dòng XC18V00 |
Phân loại Môi trường & Xuất khẩu
| THUỘC TÍNH | SỰ MIÊU TẢ |
| Trạng thái RoHS | Tuân thủ ROHS3 |
| Mức độ nhạy cảm với độ ẩm (MSL) | 3 (168 giờ) |
| Trạng thái TIẾP CẬN | REACH Không bị ảnh hưởng |
| ECCN | 3A991B1B1 |
| HTSUS | 8542.32.0071 |
Tài nguyên bổ sung
| THUỘC TÍNH | SỰ MIÊU TẢ |
| Gói tiêu chuẩn | 160 |
Bộ nhớ Xilinx – Lời khuyên về cấu hình cho FPGA
Xilinx giới thiệu dòng XC18V00 của PROM cấu hình có thể lập trình trong hệ thống (Hình 1).Các thiết bị trong dòng 3,3V này bao gồm PROM 4 megabit, 2 megabit, 1 megabit và 512 kilobit cung cấp phương pháp dễ sử dụng, tiết kiệm chi phí để lập trình lại và lưu trữ dòng bit cấu hình Xilinx FPGA.
Khi FPGA ở chế độ Master Serial, nó sẽ tạo ra đồng hồ cấu hình điều khiển PROM.Một thời gian truy cập ngắn sau khi CE và OE được bật, dữ liệu sẽ có sẵn trên chân PROM DATA (D0) được kết nối với chân FPGA DIN.Dữ liệu mới có sẵn trong thời gian truy cập ngắn sau mỗi cạnh đồng hồ tăng lên.FPGA tạo ra số xung đồng hồ thích hợp để hoàn thành cấu hình.Khi FPGA ở chế độ Slave Serial, PROM và FPGA được xung nhịp bởi một đồng hồ bên ngoài.
Khi FPGA ở chế độ Master Select MAP, FPGA sẽ tạo ra đồng hồ cấu hình điều khiển PROM.Khi FPGA ở chế độ Slave Parallel hoặc Slave Select MAP, bộ tạo dao động bên ngoài sẽ tạo ra đồng hồ cấu hình điều khiển PROM và FPGA.Sau khi CE và OE được bật, dữ liệu sẽ có sẵn trên các chân DATA (D0-D7) của PROM.Dữ liệu mới có sẵn trong thời gian truy cập ngắn sau mỗi cạnh đồng hồ tăng lên.Dữ liệu được đưa vào FPGA ở cạnh tăng tiếp theo của CCLK.Bộ tạo dao động chạy tự do có thể được sử dụng ở chế độ Slave Parallel hoặc Slave Select MAP.
Nhiều thiết bị có thể được xếp tầng bằng cách sử dụng đầu ra CEO để điều khiển đầu vào CE của thiết bị sau.Đầu vào đồng hồ và đầu ra DATA của tất cả các PROM trong chuỗi này được kết nối với nhau.Tất cả các thiết bị đều tương thích và có thể được xếp tầng với các thành viên khác trong dòng hoặc với dòng PROM nối tiếp có thể lập trình một lần XC17V00.
